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red_pitaya_vivado_project_Z20_4.tcl
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# Vivado tcl script for building RedPitaya FPGA in non project mode
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# Usage:
# vivado -mode batch -source red_pitaya_vivado_project_Z20.tcl -tclargs projectname
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set prj_name [lindex $argv 0]
puts "Project name: $prj_name"
cd prj/$prj_name
#cd prj/$::argv 0
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# define paths
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set path_brd ../../brd
set path_rtl rtl
set path_ip ip
set path_bd project/redpitaya.srcs/sources_1/bd/system/hdl
set path_sdc ../../sdc
set path_sdc_prj sdc
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# list board files
################################################################################
set_param board.repoPaths [list $path_brd]
set_param iconstr.diffPairPulltype {opposite}
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# setup an in memory project
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set part xc7z020clg400-1
create_project -part $part -force redpitaya ./project
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# create PS BD (processing system block design)
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# file was created from GUI using "write_bd_tcl -force ip/systemZ20.tcl"
# create PS BD
set ::gpio_width 33
if {$prj_name == "stream_app_4ch"} {
source $path_ip/systemZ20_4.tcl
} else {
source $path_ip/systemZ20_14.tcl
}
# generate SDK files
generate_target all [get_files system.bd]
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# read files:
# 1. RTL design sources
# 2. IP database files
# 3. constraints
################################################################################
add_files ../../$path_rtl
add_files $path_rtl
add_files $path_bd
set ip_files [glob -nocomplain $path_ip/*.xci]
if {$ip_files != ""} {
add_files $ip_files
}
add_files -fileset constrs_1 $path_sdc_prj/red_pitaya_4ADC.xdc
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# start gui
################################################################################
import_files -force
update_compile_order -fileset sources_1
set_property top red_pitaya_top_4ADC [current_fileset]